Low Level ZXEvolution Design

[savelij]

Догнать и перегнать писюк? Или к чему это? Не понимайтунг

[lvd]

Вопрос 1:Как вы относитесь к тому, чтобы засвитчить коэф. умножения клока Альтеры с 2х (28 МГц) на 8х (112МГц)?

Ну я не против альтернативных прошивок.
Но логику работы ВСЕГО менять придётся (читай - придётся переписывать с нуля), ибо если в 28мгц ацекс укладывается без малейших усилий, то на 112 придётся жёстко оптимизировать по скорости, конвееры лепить и проч., после чего ацекс внезапно закончится (2880 ячей всего лишь).

2) Больше возможностей манипулировать времянками ~RAS, ~CAS для ОЗУ (for future development.)

Фор футуре девелопмент, надо ставить сдрам. На 56мгц её тактовой возможна эмуляция произвольного доступа с шириной 32 бита (при том что сдрам - 16битная) с частотой 7 мегагерц.

[lvd]

или 11.5 бит с частотой

11.5 бит это как?
Счётчик не до 2^n, а до N?

И да, как юзать шимы с bits>8, не представляю. Народ и так изъёбывается, чтобы хоть сколько-то кгц дискретизации вытянуть на 8битных шимах/ковоксах, а тут в 2 раза больше.

[lvd]

Если вход 28МГц, то делать это можно только в пределах полупериода. А при частоте >28 в организме образовывается некая гибкость.

Обисните тупому, как из кратной 14 можно получить кратную 8.

Недопонял... Почему?

Повторяю - большое кол-во логики работает на 28 мгц. Не знаю, можно ли в ацексе вводить выход ЛЕ в глобальный клок. Если можно, то повезло, хоть 224 ставь вход. Если нельзя (что, как мне кажется, так и есть), то добро пожаловать переписывать.

[lvd]

Это младший (12-й) бит дитерить (dithering) через цикл.

Это будет 12 бит (то дизерим то недизерим - имеем половинку уровня от настоящего младшего бита).

[lvd]

Ща отсмеюсь, и придумаю как риалтайм мапить 4096 -> 3072

Полная пурга. Ничто не мешает сделать шим со счётом от 0 до 3071, и задачей duty cycle в том же диапазоне.

[lvd]

28/7=4 - частота для з80.

Несимметричная.

Не знал об этом нюансе. А проблема в fanout или в чем?

В том, что все триггеры должны получать клок одновременно. И это обеспечивают только глобальные клоковые сети.

[lvd]

~CS1 на IDE можно невозбранно заколотить на +5В. Освобождается лапа на альтере.

Нельзя, ибо говнософты уже понаписаны.

[lvd]

А если выход делителя с ЛЕ (clk) заюзать так:
clk1 <= clk;

И чо? Для квакуса это всё равно будет 1 цепь.

где clk1..N - входные клоки для каждой процедуры индивидуально. Или нет гарантии, что clk1 придет синхронно с clk3 даже при таком раскладе?

Чтоб была гарантия, придумали глобальные клоковые сети.

[breeze]

Какой порт для своих целей можно заюзать, чтоб он не конфликтовал с существующим железом

вот тебе список портов (возможно не полный) но более менее реальный.